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verilog加法器和D触发器在一起实现的电路图

来源:IT165收集  发布日期:2015-01-14 22:35:19

写verilog 好多时候,应该知道自己写的代码电路结构是什么样子, 下面分析一下:

module tb(
   input clk,
   input rst_n,
   input de,
   output [11: 0] cntx
);

 reg  [11: 0]  cntx;


  always @(posedge clk or negedge rst_n)
    begin
      if(~rst_n)
          cntx <= 12'h0;
      else if(~de)          
          cntx <= 12'h0;          
      else 
          cntx <= cntx + 12'h3;
    end

endmodule
用 synplify看了下电路结构:

Tag标签: 加法器   电路图   触发器  
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